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性能も上がらない、消費電力も減らないというんじゃ、微細化の意味がないな。
それとも、SAMSUNGの方のチップはより低電圧、高速で動作するはずだけど、部品調達なんかの関係でTSM製と同じ回路(電圧、クロック)で動かしてるとかか?
意味ならありますよ。微細化すると同じサイズのウエハから沢山のチップを採れます。1個辺りの製造コストが下がって、儲けが大きくなります。
ウェハ1枚当たりで取れる個数が増えても、微細化するために工数も増えるのでウェハ1枚当たりのコストも上がる。結果、実際はチップ単価の値段は28nm程度以降もう下がらなくなってきている [ascii.jp]。
だから、値段が高くなってもいいから更なる高速化や低消費電力化の方が大事、という用途でしか28nmより進んだルールは用いられなくなってきているんだよ。
それなのに、14nmルールの方が16nmより消費電力が大きいというんじゃ、もはや何のために微細化を進めるのかという話になってくるんじゃないの?ということ。
14nmにしても16nmにしても、何かの長さを示しているわけではないらしい [nikkeibp.co.jp]よ。だから同じ数字のサムスンの14nmがインテルの14nmと同等かどうかはわからない。ただサムスンの14nmとTSMCの16nmだとサムスンの方がダイサイズは小さいみたいだけどね。
同じロジックが詰め込まれていてダイサイズが小さいなら、そら間違いなくダイが小さいほうがより微細な設計ルールで作られているというもんじゃないのか?
つまり、プロセスルールの数字の差が、消費電力の決定的な差でないことを教えてやる!ってことだな。
で、何のために微細化を進めるの?
ダイが小さくなればパッケージも小さくできる可能性があり、そのパッケージを載せる基板、ひいては製品を小型化できる可能性が出てくる。
普通はプロセッサのパッケージのサイズはそのダイサイズよりずっと大きいから、ダイサイズによってパッケージサイズが決まったりしない。
パッケージタイプとピン数と、想定する基板の設計ルールでパッケージサイズは決まる。
性能向上。微細化により、より多くのトランジスタを載せらえるから、性能が向上する。
微細化によって発熱部の集積が進んだ結果、ダークシリコン [impress.co.jp]問題が顕著化してきて、トランジスタをどんだけ積んでも、それらを同時に動作させることができなくなってきてるんだよ。
つまり、一度に動作させられるトランジスタの数はもうそれほど増やせなくて、機能向上も望めない。
同時に動かさなくていい回路を増やすか、現状にとどまるか。個人的にはPNGデコーダを載せるか、まったく違う命令セットのコアを追加してほしい。新規のアプリは新命令セットのコア用に書くと。
メモリやストレージデバイスなら、全部が働いている必要はないんだけど、プロセッサはいままでいかに回路を無駄なく全部動かすかで進化してきたからなぁ。
それに、各社色々苦労しているようだが、つまるところ同時に動かす必要がないなら、それ同じシリコンに無理して載せる必要なくね?という話も。そうやってめったに使わない小道具類をちりばめた雑貨屋の店先みたいなのが未来のプロセッサの姿だというなら、なんとも鬱な未来だな。
ここ [ifixit.com]にiPhone 6sの分解記事があるけど、それから計算してみる。まず、基板の写真はStep18の左側の写真。このA9を見ると一辺は左側に縦に二つ並んだ丸い留め具のようなもので分かる。(後で測るときに使う)そして基板が本体に収まっているときはStep15の左側の写真。A9には放熱板が被さっているが、6sの本体の幅は67mmなので、丸い留め具の部分から計算すると一辺が14mm程と分かる。
次にA9のチップ。 ここ [gizmodo.jp]の写真から計算すると、TS
むしろ、A9でサイズが違う2種類のダイがあるのにパッケージが同じということ自体が、ダイとパッケージのサイズがリンクしていないということを示しているんでないの?
そのリンク先にしても、親コメントにしても、元のデータは正しいのに結論がおかしいって残念なことになってますね。そのデータからなら、同じトランジスタ数なら14nmまで一貫してチップ単価が下がるように読める。次のページに行けば、そのものずばりのデータがあって、10nmでも順調にコストが下がるとインテルは主張してるわけですが。
業界最強のIntelさんの場合はちょっと話が違うのかもしらんね。
「20nmプロセスから先はムーアの法則の意味がなくなる?」 [impress.co.jp]
分岐点は28nmプロセスで、ここより微細化すると、プロセス技術の複雑化やツールの高価格化のためにウェハ当たりのコストの上昇が急峻になると言われている。そして、ウェハ当たりコストの上昇が、CMOSスケーリングの利点を相殺してしまうため、トランジスタ当たりのコストが下がらなくなると言われている。…
…ただし、Intelは、自社のプロセスに関してはトランジスタコストの低減は順調に推移しており
また大原御大ですか…分岐点は28nmプロセスと言われてるのは確かだし、実際そうなんだけど、理由が実情と違う。トランジスタコストはIntel以外でも順調に下がってますよ。
高くなってるのは、イニシャルコストです。これには、・回路設計の複雑化による人件費やツールのコスト・マスク作成等の試作にかかるコスト・新プロセス・工場立ち上げの投資コストが含まれてます。これらのコストが高いかどうかは、1製品の量産数量に左右されます。
IntelのCPUは大量に生産するので、イニシャルコストが相対的に軽く見えます。同様にAppleのCPUも大量に生
ウェハコストの上昇が問題だと言っている人は他にもいる [eetimes.jp]ようですが。
GLOBALFOUNDRIESのこのチャートからは、最も低コストのトランジスタが製造できるのはpolySiONプロセスの28nmノードが適用された場合であることが分かる。28nmより微細なスケーリングになると、二重露光リソグラフィや高誘電率膜/金属ゲート(HKMG:High-k/Metal Gate)、FinFETプロセスの適用に非常にコストがかかってしまう。
2013年に開催された「Semicon West」でASMLが発表したスライドは、微細化によってトランジスタの集積度を2倍にしても、ウエハー価格の上昇で利益が相殺されてしまうことを示している。
14nm開発失敗してSamsungに頼るしかなかったGFと、微細化とは別のFD-SOIに進んでるSTのポジショントークに見えて仕方ない。その後Sansungの14nm導入で成功してからは、GFも14nm推してますし、10nmは再び自社開発すると言ってます。28nmがコスト最適なら、なぜそこまで投資を続けるのでしょうね?ASMLのにしたって、そのグラフの右端にあるEUVの有利を謳うために出してるグラフですし…なんというか、20nm~14nmの世代で微妙な立ち位置になってしまった企業を集めれば、こういう主張になるのでしょうか。
28nmがコスト最適なら、なぜそこまで投資を続けるのでしょうね?
「ムーアの法則が終えんを迎えればメリットになる――ブロードコムCTOインタビュー」 [eetimes.jp]
28nm以降のプロセス技術では、性能当たりのコストが増加していくという点だ。従来は性能と消費電力、コストの全てにおいて優位性を確保することができたが、今後は性能と消費電力の面でメリットを得られても、コストの面で
もういっちょ。ARMも同じことを言ってる。 28nmプロセスの長期化を前提に導入されたARMの新CPUコア「Cortex-A12」 [impress.co.jp]
プロセスの微細化の経済的な意味が薄くなる プロセス技術が複雑になる結果、何か起こるか。(微細化によるスケーリングでの)シリコンのコスト削減に対して、製造コストが増大してしまう。これは非常に単純な経済上の計算問題だ。 ウェハが、Fabでこれまでより多くのプロセス工程を経るようになると、その分、加工に時間がかかるようになり、製造コストが上がってしまう。
そのため、当面は、我々のコアを、28nmプロセスから20nmに移しても、コスト削減の効果はあまり期待できない。20nmやFinFETプロセスで、確かに(ダイ面積は)小さくなるが、ウェハコストが上がってしまうので、結果としてコストが下がらないだろう。
これはどういった変化をもたらすのか。答えは簡単で、一部の製品では(微細なプロセスへと移行する意味が薄くなり)、現在のプロセスに留まろうと
「トランジスタコストはIntel以外でも順調に下がってますよ。」の証明になる資料でもなんか見せてみては?
Anonymous Cowardの語りよりは、GFの発表資料やBroadcomのCTO、ARMのLead Mobile Strategistの話の方が信頼性あるわw
> 開発競争からドロップアウトしそうな企業の常套句
BroadcomもARMもファブレスだ。プロセスの「開発競争からドロップしそうな企業」ではなくて、ファブを利用する顧客の視点からの発言。
ARMは、最先端の微細化ルールを利用するハイエンドの顧客向けにはそれ用のデザインを用意し、コストパフォーマンス重視のミッドレンジの顧客向けには、コストの安い28nmルール向けのデザインと、用途に合わせて両方用意しますよ、と言っている。
ARMは半導体プロセスを開発しているわけでもないし、自分たちで半導体を売っているわけでもない、IPを売っているだけだ。なんの競争に負けているわけでもないから、悔しまぎれに「14nmなんて酸っぱい葡萄だよ」なんて語る理由もないだろう。業界の状況を俯瞰して冷静に判断しているだけだ。
いろいろ書いてるけどさーあんなIntelみたいなことやってもムダだよ、こっちがいいよと言ってるに過ぎないよね。Intelが16nmや14nmへのシュリンクが順調に進んでいてTSMCなどがそれに追いつけないもんだから、
あのぶどうはすっぱい
って言ってるんじゃない?
Intelの半導体プロセスを利用できない連中が、ありゃ酸っぱいって言ってるんだろ?何が
業界の状況を俯瞰して冷静に判断している(キリッ
だよwww
勝手に話をそらさないように。ここで議論になっているのは「トランジスタコストはIntel以外でも順調に下がってますよ」という話が本当かということだろう。Intelの話をしてもどうにもなるまい。
> あんなIntelみたいなことやってもムダだよ、こっちがいいよと言ってるに過ぎないよね。> Intelが16nmや14nmへのシュリンクが順調に進んでいてTSMCなどがそれに追いつけないもんだから、
> Intelの半導体プロセスを利用できない連中が、ありゃ酸っぱいって言ってるんだろ?
それは「トランジスタコストはIntel以外でも順調に下がってますよ」というのは「実情」に反すると言ってるんだよね?
http://news.mynavi.jp/news/2014/04/23/218/ [mynavi.jp]ここのGFの資料だと、微細化で今後もコストが下がると予想してますね。14nmは下がらないけど、ここの人なら14nmと20nmのバックエンドは同じだから微細化してないとかって話は説明不要だよね?次にコストが大きく下がるのは10nm世代なので、性能気にしないICはしばらく28nmに留まるのは確かですが。
14nm以降はトランジスタあたりのコストではなく、機能あたりのコストを考えるべきだとしており、 この観点で見れば10nm世代では再びコスト低減が可能になる
これは、トランジスタあたりのコストはもう下がらないと言っているんではないかな?
このグラフ [mynavi.jp]は"Cost/Function"のグラフであって、"Cost/Transistor"ではない。つまり、高機能(速度や低消費電力)を求める人には機能あたりの単価は下がると言っているのであって、単純にトランジスタコストが下がると言っているのではない。
そのあとの文でマスクにかかるコストの話をしているが、長々と書いていることの結論は、
EUVに切り替わると全部Single Patterningになる分、
専門外の人に説明する自信はあまりないのですが、一応。ここでいうFunctionは、皆さんが想像するような、機能、速度とか電力とか、そういった物ではないです。20nmまでのプレーナ型のMOSを使用していた際は、同じ回路を実現するときに必要なトランジスタ数は一定だったので、Cost/トランジスタでコストの比較が出来ます。14nm以降のFinFETでは、同じ回路を実現する時に必要なトランジスタ数は一定ではありません。もっと言えば、何をトランジスタ1個と数えるかも難しい。Fin 1個を1トランジスタと数えていいなら、FinFETにした時点でCost/トランジスタは数分の一に一気に下がってしまいます。そういう問題があるので、機能ブロック(フリップフロップとか、SRAMとか、加算機とか)ベースで比べる必要があります。
それなら この記事 [mynavi.jp]で、GFは単純に「トランジスタ当たりのコストは14nmでも下がる」とプレゼンできたのではないかな?
14nm以降はトランジスタあたりのコストではなく、機能あたりのコストを考えるべきだとしており、この観点で見れば10nm世代では再びコスト低減が可能になる
というニュアンスは、「14nm以降は(トランジスタあたりのコストはあがってしまうが)機能あたりのコストという観点で見るなら下がると言うこともできる」と言っているふうにとれるけど。
「FinFETにした時点でCost/トランジスタは数分の一に一気に下がってしまいます」というのが真実なら、ここで彼らは
「14nm以降はトランジスタコストが極端に下
おなじプレゼンを取材した PC Watchの記事 [impress.co.jp]でも言ってるな
同社はこの14nmプロセスから、ムーアの法則にある“トランジスタあたりのコスト”という概念を、“機能あたりのコスト”に改めて解釈し、ムーアの法則とコストの乖離を近づけさせるという。
この解決方法にはトリックがある。単純にトランジスタを微細化していくだけでは、開発や製造にかかるコストが上がるだけだが、メモリキューブなどの3Dトランジスタ技術やTSVによる複数のダイのスタックによって、多機能化と低コスト化を両立させることで、ムーアの法則に近づけるという手法だ。
というわけで、ここでも微細化によってトランジスタコストは上がる(けど他の微細化以外の設計・製造技術を組み合わせて、トータルで安く見せる)、という話をしているようだけど。
同じく
以後の返答がない様だ。「トランジスタコストはIntel以外でも順調に下がってますよ」という主張はなんの根拠もなく、実情を表してはいないという理解でいいかな?
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最初のバージョンは常に打ち捨てられる。
しかし、プロセスを微細化しても (スコア:0)
性能も上がらない、消費電力も減らないというんじゃ、微細化の意味がないな。
それとも、SAMSUNGの方のチップはより低電圧、高速で動作するはずだけど、
部品調達なんかの関係でTSM製と同じ回路(電圧、クロック)で動かしてるとかか?
Re: (スコア:0)
意味ならありますよ。
微細化すると同じサイズのウエハから沢山のチップを採れます。
1個辺りの製造コストが下がって、儲けが大きくなります。
Re:しかし、プロセスを微細化しても (スコア:0)
ウェハ1枚当たりで取れる個数が増えても、微細化するために工数も増えるのでウェハ1枚当たりのコストも上がる。
結果、実際はチップ単価の値段は28nm程度以降もう下がらなくなってきている [ascii.jp]。
だから、値段が高くなってもいいから更なる高速化や低消費電力化の方が大事、という用途でしか28nmより進んだルールは
用いられなくなってきているんだよ。
それなのに、14nmルールの方が16nmより消費電力が大きいというんじゃ、もはや何のために微細化を進めるのかという話に
なってくるんじゃないの?ということ。
Re: (スコア:0)
14nmにしても16nmにしても、何かの長さを示しているわけではないらしい [nikkeibp.co.jp]よ。
だから同じ数字のサムスンの14nmがインテルの14nmと同等かどうかはわからない。
ただサムスンの14nmとTSMCの16nmだとサムスンの方がダイサイズは小さいみたいだけどね。
Re: (スコア:0)
同じロジックが詰め込まれていてダイサイズが小さいなら、
そら間違いなくダイが小さいほうがより微細な設計ルールで作られている
というもんじゃないのか?
Re: (スコア:0)
つまり、プロセスルールの数字の差が、消費電力の決定的な差でないことを教えてやる!ってことだな。
Re: (スコア:0)
で、何のために微細化を進めるの?
Re: (スコア:0)
ダイが小さくなればパッケージも小さくできる可能性があり、
そのパッケージを載せる基板、ひいては製品を小型化できる可能性が出てくる。
Re: (スコア:0)
普通はプロセッサのパッケージのサイズはそのダイサイズよりずっと大きいから、
ダイサイズによってパッケージサイズが決まったりしない。
パッケージタイプとピン数と、想定する基板の設計ルールでパッケージサイズは決まる。
Re: (スコア:0)
性能向上。
微細化により、より多くのトランジスタを載せらえるから、性能が向上する。
Re: (スコア:0)
微細化によって発熱部の集積が進んだ結果、ダークシリコン [impress.co.jp]問題が顕著化してきて、
トランジスタをどんだけ積んでも、それらを同時に動作させることができなくなってきてるんだよ。
つまり、一度に動作させられるトランジスタの数はもうそれほど増やせなくて、機能向上も望めない。
Re: (スコア:0)
同時に動かさなくていい回路を増やすか、現状にとどまるか。
個人的にはPNGデコーダを載せるか、まったく違う命令セットのコアを追加してほしい。
新規のアプリは新命令セットのコア用に書くと。
Re: (スコア:0)
メモリやストレージデバイスなら、全部が働いている必要はないんだけど、
プロセッサはいままでいかに回路を無駄なく全部動かすかで進化してきたからなぁ。
それに、各社色々苦労しているようだが、つまるところ同時に動かす必要がないなら、
それ同じシリコンに無理して載せる必要なくね?という話も。
そうやってめったに使わない小道具類をちりばめた雑貨屋の店先みたいなのが未来のプロセッサの姿だというなら、
なんとも鬱な未来だな。
Re: (スコア:0)
ここ [ifixit.com]にiPhone 6sの分解記事があるけど、それから計算してみる。
まず、基板の写真はStep18の左側の写真。
このA9を見ると一辺は左側に縦に二つ並んだ丸い留め具のようなもので分かる。(後で測るときに使う)
そして基板が本体に収まっているときはStep15の左側の写真。
A9には放熱板が被さっているが、6sの本体の幅は67mmなので、丸い留め具の部分から計算すると一辺が14mm程と分かる。
次にA9のチップ。
ここ [gizmodo.jp]の写真から計算すると、TS
Re: (スコア:0)
むしろ、A9でサイズが違う2種類のダイがあるのにパッケージが同じということ自体が、
ダイとパッケージのサイズがリンクしていないということを示しているんでないの?
Re: (スコア:0)
そのリンク先にしても、親コメントにしても、元のデータは正しいのに結論がおかしいって残念なことになってますね。
そのデータからなら、同じトランジスタ数なら14nmまで一貫してチップ単価が下がるように読める。
次のページに行けば、そのものずばりのデータがあって、10nmでも順調にコストが下がるとインテルは主張してるわけですが。
Re: (スコア:0)
業界最強のIntelさんの場合はちょっと話が違うのかもしらんね。
「20nmプロセスから先はムーアの法則の意味がなくなる?」 [impress.co.jp]
分岐点は28nmプロセスで、ここより微細化すると、プロセス技術の複雑化やツールの高価格化のために
ウェハ当たりのコストの上昇が急峻になると言われている。そして、ウェハ当たりコストの上昇が、
CMOSスケーリングの利点を相殺してしまうため、トランジスタ当たりのコストが下がらなくなると言われている。…
…ただし、Intelは、自社のプロセスに関してはトランジスタコストの低減は順調に推移しており
Re: (スコア:0)
また大原御大ですか…
分岐点は28nmプロセスと言われてるのは確かだし、実際そうなんだけど、理由が実情と違う。
トランジスタコストはIntel以外でも順調に下がってますよ。
高くなってるのは、イニシャルコストです。
これには、
・回路設計の複雑化による人件費やツールのコスト
・マスク作成等の試作にかかるコスト
・新プロセス・工場立ち上げの投資コスト
が含まれてます。
これらのコストが高いかどうかは、1製品の量産数量に左右されます。
IntelのCPUは大量に生産するので、イニシャルコストが相対的に軽く見えます。
同様にAppleのCPUも大量に生
Re: (スコア:0)
ウェハコストの上昇が問題だと言っている人は他にもいる [eetimes.jp]ようですが。
GLOBALFOUNDRIESのこのチャートからは、最も低コストのトランジスタが製造できるのは
polySiONプロセスの28nmノードが適用された場合であることが分かる。
28nmより微細なスケーリングになると、二重露光リソグラフィや高誘電率膜/金属ゲート(HKMG:High-k/Metal Gate)、
FinFETプロセスの適用に非常にコストがかかってしまう。
2013年に開催された「Semicon West」でASMLが発表したスライドは、微細化によってトランジスタの集積度を2倍にしても、
ウエハー価格の上昇で利益が相殺されてしまうことを示している。
Re: (スコア:0)
14nm開発失敗してSamsungに頼るしかなかったGFと、微細化とは別のFD-SOIに進んでるSTのポジショントークに見えて仕方ない。
その後Sansungの14nm導入で成功してからは、GFも14nm推してますし、10nmは再び自社開発すると言ってます。28nmがコスト最適なら、なぜそこまで投資を続けるのでしょうね?
ASMLのにしたって、そのグラフの右端にあるEUVの有利を謳うために出してるグラフですし…
なんというか、20nm~14nmの世代で微妙な立ち位置になってしまった企業を集めれば、こういう主張になるのでしょうか。
Re: (スコア:0)
28nmがコスト最適なら、なぜそこまで投資を続けるのでしょうね?
「ムーアの法則が終えんを迎えればメリットになる――ブロードコムCTOインタビュー」 [eetimes.jp]
28nm以降のプロセス技術では、性能当たりのコストが増加していくという点だ。
従来は性能と消費電力、コストの全てにおいて優位性を確保することができたが、
今後は性能と消費電力の面でメリットを得られても、コストの面で
Re: (スコア:0)
もういっちょ。ARMも同じことを言ってる。
28nmプロセスの長期化を前提に導入されたARMの新CPUコア「Cortex-A12」 [impress.co.jp]
プロセスの微細化の経済的な意味が薄くなる
プロセス技術が複雑になる結果、何か起こるか。(微細化によるスケーリングでの)シリコンのコスト削減に対して、
製造コストが増大してしまう。これは非常に単純な経済上の計算問題だ。
ウェハが、Fabでこれまでより多くのプロセス工程を経るようになると、その分、加工に時間がかかるようになり、
製造コストが上がってしまう。
そのため、当面は、我々のコアを、28nmプロセスから20nmに移しても、コスト削減の効果はあまり期待できない。
20nmやFinFETプロセスで、確かに(ダイ面積は)小さくなるが、ウェハコストが上がってしまうので、
結果としてコストが下がらないだろう。
これはどういった変化をもたらすのか。答えは簡単で、一部の製品では(微細なプロセスへと移行する意味が薄くなり)、
現在のプロセスに留まろうと
Re: (スコア:0)
Re: (スコア:0)
「トランジスタコストはIntel以外でも順調に下がってますよ。」の証明になる資料でもなんか見せてみては?
Anonymous Cowardの語りよりは、GFの発表資料やBroadcomのCTO、ARMのLead Mobile Strategistの話の方が信頼性あるわw
Re: (スコア:0)
> 開発競争からドロップアウトしそうな企業の常套句
BroadcomもARMもファブレスだ。プロセスの「開発競争からドロップしそうな企業」ではなくて、
ファブを利用する顧客の視点からの発言。
ARMは、最先端の微細化ルールを利用するハイエンドの顧客向けにはそれ用のデザインを用意し、
コストパフォーマンス重視のミッドレンジの顧客向けには、コストの安い28nmルール向けのデザインと、
用途に合わせて両方用意しますよ、と言っている。
ARMは半導体プロセスを開発しているわけでもないし、自分たちで半導体を売っているわけでもない、
IPを売っているだけだ。なんの競争に負けているわけでもないから、悔しまぎれに「14nmなんて酸っぱい葡萄だよ」
なんて語る理由もないだろう。業界の状況を俯瞰して冷静に判断しているだけだ。
Re:しかし、プロセスを微細化しても (スコア:1)
いろいろ書いてるけどさー
あんなIntelみたいなことやってもムダだよ、こっちがいいよと言ってるに過ぎないよね。
Intelが16nmや14nmへのシュリンクが順調に進んでいてTSMCなどがそれに追いつけないもんだから、
あのぶどうはすっぱい
って言ってるんじゃない?
Re:しかし、プロセスを微細化しても (スコア:1)
Intelの半導体プロセスを利用できない連中が、ありゃ酸っぱいって言ってるんだろ?
何が
業界の状況を俯瞰して冷静に判断している(キリッ
だよwww
Re: (スコア:0)
勝手に話をそらさないように。
ここで議論になっているのは「トランジスタコストはIntel以外でも順調に下がってますよ」という話が
本当かということだろう。
Intelの話をしてもどうにもなるまい。
Re: (スコア:0)
> あんなIntelみたいなことやってもムダだよ、こっちがいいよと言ってるに過ぎないよね。
> Intelが16nmや14nmへのシュリンクが順調に進んでいてTSMCなどがそれに追いつけないもんだから、
> Intelの半導体プロセスを利用できない連中が、ありゃ酸っぱいって言ってるんだろ?
それは「トランジスタコストはIntel以外でも順調に下がってますよ」というのは「実情」に反すると言ってるんだよね?
Re: (スコア:0)
http://news.mynavi.jp/news/2014/04/23/218/ [mynavi.jp]
ここのGFの資料だと、微細化で今後もコストが下がると予想してますね。
14nmは下がらないけど、ここの人なら14nmと20nmのバックエンドは同じだから微細化してないとかって話は説明不要だよね?
次にコストが大きく下がるのは10nm世代なので、性能気にしないICはしばらく28nmに留まるのは確かですが。
Re: (スコア:0)
14nm以降はトランジスタあたりのコストではなく、機能あたりのコストを考えるべきだとしており、
この観点で見れば10nm世代では再びコスト低減が可能になる
これは、トランジスタあたりのコストはもう下がらないと言っているんではないかな?
このグラフ [mynavi.jp]は"Cost/Function"のグラフであって、"Cost/Transistor"ではない。
つまり、高機能(速度や低消費電力)を求める人には機能あたりの単価は下がると言っているのであって、
単純にトランジスタコストが下がると言っているのではない。
そのあとの文でマスクにかかるコストの話をしているが、長々と書いていることの結論は、
EUVに切り替わると全部Single Patterningになる分、
Re: (スコア:0)
専門外の人に説明する自信はあまりないのですが、一応。
ここでいうFunctionは、皆さんが想像するような、機能、速度とか電力とか、そういった物ではないです。
20nmまでのプレーナ型のMOSを使用していた際は、同じ回路を実現するときに必要なトランジスタ数は一定だったので、Cost/トランジスタでコストの比較が出来ます。
14nm以降のFinFETでは、同じ回路を実現する時に必要なトランジスタ数は一定ではありません。もっと言えば、何をトランジスタ1個と数えるかも難しい。
Fin 1個を1トランジスタと数えていいなら、FinFETにした時点でCost/トランジスタは数分の一に一気に下がってしまいます。
そういう問題があるので、機能ブロック(フリップフロップとか、SRAMとか、加算機とか)ベースで比べる必要があります。
Re: (スコア:0)
それなら この記事 [mynavi.jp]で、GFは単純に
「トランジスタ当たりのコストは14nmでも下がる」とプレゼンできたのではないかな?
14nm以降はトランジスタあたりのコストではなく、機能あたりのコストを考えるべきだとしており、
この観点で見れば10nm世代では再びコスト低減が可能になる
というニュアンスは、「14nm以降は(トランジスタあたりのコストはあがってしまうが)
機能あたりのコストという観点で見るなら下がると言うこともできる」と言っているふうにとれるけど。
「FinFETにした時点でCost/トランジスタは数分の一に一気に下がってしまいます」というのが真実なら、ここで彼らは
「14nm以降はトランジスタコストが極端に下
Re: (スコア:0)
おなじプレゼンを取材した PC Watchの記事 [impress.co.jp]でも言ってるな
同社はこの14nmプロセスから、ムーアの法則にある“トランジスタあたりのコスト”という概念を、
“機能あたりのコスト”に改めて解釈し、ムーアの法則とコストの乖離を近づけさせるという。
この解決方法にはトリックがある。単純にトランジスタを微細化していくだけでは、
開発や製造にかかるコストが上がるだけだが、メモリキューブなどの3Dトランジスタ技術や
TSVによる複数のダイのスタックによって、多機能化と低コスト化を両立させることで、
ムーアの法則に近づけるという手法だ。
というわけで、ここでも微細化によってトランジスタコストは上がる
(けど他の微細化以外の設計・製造技術を組み合わせて、トータルで安く見せる)、
という話をしているようだけど。
同じく
Re: (スコア:0)
以後の返答がない様だ。
「トランジスタコストはIntel以外でも順調に下がってますよ」という主張はなんの根拠もなく、
実情を表してはいないという理解でいいかな?