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製造プロセスからみるとSamsungの方が消費電力が小さくなりそう
典型的な誤解ですね。製造プロセス微細化するとリーク電流が増えるので消費電力は増えます。
微細化して電力低減ってよく言うけど、微細化によって駆動電圧低下ができるのでそれによる電力低減がもっぱらなわけで、今回の様に互換性持たせたチップでプロセスだけ異なれば16nよりも14nの方が消費電力増えてもなんら不思議は無い。
> 微細化して電力低減ってよく言うけど、微細化によって駆動電圧低下ができるのでそれによる電力低減がもっぱらなわけで、まず微細化によって、素子や配線キャパシタンスの充放電が減ることが、消費電力低減の一番のファクタです。C=εS/d、S∝(プロセスルール)^2 これは誤解ではなく基本です。微細化でSだけじゃなくて、dも小さくなると、駆動電圧も下がり(下げざるを得なくなり)ますが、今度は、ご指摘の漏れ電流が無視できなくなる領域に入ってきます。という話。プロセスルールのシュリンクは、乱暴に言えば新しい機械を買って来ればできるけど、微細化にともなうトータルの低消費電力かはもっと他の技術が要るということなんでしょうか。その分野でTSMCがSAMSUNGより長けていたのかもしれませんが、本来の14nのメリットを活かすシステム設計をスポイルするようなベンチマークであった可能性も否定できません。VWの例もありますし。
これも誤解というか、元コメントも含めて45nm程度までの古い時代の話ですね。今現在は、プロセスルールの数字と消費電流、リーク電流は直接結び付かなくなっています。そもそもSamsungの14nm、TSMCの16nmというプロセスノードの数字にしたって適当なもんです。90nmぐらいまでは最小ゲート長がプロセスノードの数字を表していたし、少し前は最小配線ピッチの1/2がプロセスノードの数字でした。最近はプロセスノードの数字を表す物理的な長さはどこにも存在しておらず、前より小さいとか、他社と比較して優れてるという意味で数字を決めてる状況です。同じく同能力で比較して、Smasungの14nmの方がTSMCの16nmよりもアクティブ電力(上で書かれてる容量の充放電分)が小さいかどうか、簡単に比較することが出来なくなっています。通常公開される数字では無いので、知るチャンスがあるとすると12月のIEDMですかね。
リーク電流にしたって、ゲート長を小さくしたら増える、大きくしたら減るなんて単純な話の影響は小さくなってます。それより閾電圧をどれだけ上げても速度を稼げるのかとか、ゲートリークを下げるためにどれだけ酸化膜の品質を上げられるのかとかそういったことの方が断然大きな影響があります。
設計してる人から見ても本当の数字が分からないってカオスですね。
当然だけど、そのファブで使うプロセスを開発している人(TSMCなんかの中の人)は分かっているよ。
分かってないよ。だって物理的に存在しない数字なんだから。ムーアの法則から逆算して、22/SQRT(2)=16nm、20/SQRT(2)=14nmって感じで、こうなってるといいねって希望の数字だもの。
#2898359 [apple.srad.jp]での「本当の数字」をプロセス開発者が知らんわけないだろ。
プロセス開発時に電子顕微鏡で長さを確認しているのに。
ほかの人が話しているのはその物理的な数字と論理的な数字に乖離があるって話で
あなたはその物理的な数字を「本当の数字」と言っているだけ
> 本来の14nのメリットを活かすシステム設計をスポイルするようなベンチマークそれは例えばどういうベンチマークがありうるんでしょうか
何nmってのが実際の配線のサイズを反映しているわけではないってのはこういう話をするならもう常識だと思ってるけど。日本語でも色々解説出てるから読んでみて。
昔はそうだったという知識のまま最新情報に追いつけてないというタイプの典型やね
ほう。ではあなたの言う最新情報のソースをぜひ。 #もちろん現在の生産現場で当たり前のものなんですよね?
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※ただしPHPを除く -- あるAdmin
プロセスと消費電力 (スコア:4, 参考になる)
典型的な誤解ですね。
製造プロセス微細化するとリーク電流が増えるので消費電力は増えます。
微細化して電力低減ってよく言うけど、微細化によって駆動電圧低下ができるのでそれによる電力低減がもっぱらなわけで、
今回の様に互換性持たせたチップでプロセスだけ異なれば16nよりも14nの方が消費電力増えてもなんら不思議は無い。
Re:プロセスと消費電力 (スコア:2)
> 微細化して電力低減ってよく言うけど、微細化によって駆動電圧低下ができるのでそれによる電力低減がもっぱらなわけで、
まず微細化によって、素子や配線キャパシタンスの充放電が減ることが、消費電力低減の一番のファクタです。C=εS/d、S∝(プロセスルール)^2 これは誤解ではなく基本です。
微細化でSだけじゃなくて、dも小さくなると、駆動電圧も下がり(下げざるを得なくなり)ますが、今度は、ご指摘の漏れ電流が無視できなくなる領域に入ってきます。という話。
プロセスルールのシュリンクは、乱暴に言えば新しい機械を買って来ればできるけど、微細化にともなうトータルの低消費電力かはもっと他の技術が要るということなんでしょうか。その分野でTSMCがSAMSUNGより長けていたのかもしれませんが、本来の14nのメリットを活かすシステム設計をスポイルするようなベンチマークであった可能性も否定できません。VWの例もありますし。
Re:プロセスと消費電力 (スコア:1)
これも誤解というか、元コメントも含めて45nm程度までの古い時代の話ですね。
今現在は、プロセスルールの数字と消費電流、リーク電流は直接結び付かなくなっています。
そもそもSamsungの14nm、TSMCの16nmというプロセスノードの数字にしたって適当なもんです。
90nmぐらいまでは最小ゲート長がプロセスノードの数字を表していたし、少し前は最小配線ピッチの1/2がプロセスノードの数字でした。最近はプロセスノードの数字を表す物理的な長さはどこにも存在しておらず、前より小さいとか、他社と比較して優れてるという意味で数字を決めてる状況です。
同じく同能力で比較して、Smasungの14nmの方がTSMCの16nmよりもアクティブ電力(上で書かれてる容量の充放電分)が小さいかどうか、簡単に比較することが出来なくなっています。通常公開される数字では無いので、知るチャンスがあるとすると12月のIEDMですかね。
リーク電流にしたって、ゲート長を小さくしたら増える、大きくしたら減るなんて単純な話の影響は小さくなってます。
それより閾電圧をどれだけ上げても速度を稼げるのかとか、ゲートリークを下げるためにどれだけ酸化膜の品質を上げられるのかとかそういったことの方が断然大きな影響があります。
Re:プロセスと消費電力 (スコア:2, 参考になる)
レイアウトもCADのレイアウトからマスクデータにする段階で奇怪なロジックでゲートの部分だけシュリンクしたりして、設計から見ると本当にそのゲート長なのか?って感じです。当然実際のシリコンは正しく動くし、回路シミュレーションと一致するのですが。
どこの会社かバレると不味いので流石にAC
Re: (スコア:0)
設計してる人から見ても本当の数字が分からないってカオスですね。
Re: (スコア:0)
当然だけど、そのファブで使うプロセスを開発している人(TSMCなんかの中の人)は分かっているよ。
Re: (スコア:0)
分かってないよ。だって物理的に存在しない数字なんだから。
ムーアの法則から逆算して、22/SQRT(2)=16nm、20/SQRT(2)=14nmって感じで、こうなってるといいねって希望の数字だもの。
Re: (スコア:0)
#2898359 [apple.srad.jp]での「本当の数字」をプロセス開発者が知らんわけないだろ。
プロセス開発時に電子顕微鏡で長さを確認しているのに。
Re: (スコア:0)
ほかの人が話しているのはその物理的な数字と論理的な数字に乖離があるって話で
あなたはその物理的な数字を「本当の数字」と言っているだけ
Re: (スコア:0)
同じような事を以前関わった製品で経験しました。
Re: (スコア:0)
> 本来の14nのメリットを活かすシステム設計をスポイルするようなベンチマーク
それは例えばどういうベンチマークがありうるんでしょうか
Re:プロセスと消費電力 (スコア:1)
何nmってのが実際の配線のサイズを反映しているわけではないってのはこういう話をするならもう常識だと思ってるけど。日本語でも色々解説出てるから読んでみて。
Re: (スコア:0)
ただ、今回の計測条件は負荷をかけた時のようなので、リーク電流はほとんど効いていないんじゃないでしょうか。
微細化している分配線の寄生容量とトランジスタのゲート容量が大きくて、スイッチング動作の時にロスをしているんだと思います。CMOS論理回路の消費電力はそれらの容量にそのまま比例しますから。
Re: (スコア:0)
昔はそうだったという知識のまま最新情報に追いつけてないというタイプの典型やね
Re: (スコア:0)
ほう。
ではあなたの言う最新情報のソースをぜひ。
#もちろん現在の生産現場で当たり前のものなんですよね?